頻寬最高飆至 1TB/s！PCIe 8.0 規範 0.5 版本草案發布，2028 年最終定案
負責制定 PCIe 與相關標準的組織 PCI-SIG 於 6 日正式發布 PCIe 8.0 規格的 0.5 草案版本。根據 0.5 版規格，PCIe 8.0 將維持 256 GT/s 傳輸速率目標，在 x16 配置下可提供最高 1TB/s 的雙向頻寬。
繼2025 年九月公布PCIe 8.0 的0.3 草案，PCI-SIG 今年五月釋出0.5 草案並向會員開放。PCIe 0.5 版草案是首份完整規格草案，已鎖定核心概念與主要機制，並涵蓋電氣、邏輯、相容性與軟體等架構層面，PCI-SIG 成員也能開始進行原型開發並提交最終提案。
根據規格，PCIe 0.5 版草案將維持256 GT/s 傳輸速率、採用PAM4 訊號技術、搭配前向錯誤修正（FEC）、使用Flit Mode 編碼、導入提升頻寬效率的協定優化、保持向下相容性，並採用目前正在評估中的新型連接器技術。
但由於0.5 版仍非最終定稿，因此部分電氣參數與協定優化仍可能進一步調整。
目前AMD、英特爾、NVIDIA 等大型硬體廠商及IP 與PHY 供應商，已開始開發早期原型設計與架構，雖然仍需預留部分規格變動空間，但整體規格已成熟到足以正式啟動研發工作。
另一個點是，PCI-SIG 持續評估新型連接器技術，意味著現有銅線實體層技術已逐漸逼近極限。早在PCIe 5.0 與PCIe 6.0 時代，訊號損耗（loss budget）、串擾（crosstalk）與反射（reflection）就已成為重大挑戰。而到了PCIe 8.0 的256 GT/s 傳輸速度後，這些問題可能進一步惡化。
在此情況下，傳統PCIe 插槽與主機板走線可能無法在可接受的功耗與延遲下維持良好訊號完整性，因此PCI-SIG 可能考慮重新設計PCIe 插槽，如使用更高級材料與更嚴格公差或再次縮短電氣傳輸路徑，同時增加redriver 數量以維持訊號品質。
由於PCI-SIG 仍希望維持向下相容，預期不會在連接器層面進行過於激進的大改版，而PCIe 8.0 標準將於2028 年完成最終正式定案（Final Ratification）。
（首圖來源：PCI-SIG）