台積電3DFabric再進化 CoWoS放大至14倍 光罩、CPO 2026年量產
在人工智慧（AI）算力需求急速攀升帶動下，台積電持續強化3DFabric先進封裝與3D矽堆疊布局，全面升級CoWoS、SoIC與光子整合技術，從「封裝擴張」到「光電整合」，勾勒出下一世代AI晶片平台藍圖。業界解讀，隨著大型模型推動算力與記憶體需求同步爆發，先進封裝已由配角躍升為核心競爭力，「封裝即平台」趨勢正式成形。
台積電美西時間22日舉行北美技術論壇。台積電指出，為滿足AI對單一封裝內更高運算密度與高頻寬記憶體（HBM）整合需求，正持續擴大CoWoS技術規模。目前已量產5.5倍光罩尺寸版本，未來將進一步推進至14倍光罩尺寸，預計2028年生產；該等級封裝可整合約10顆大型運算晶粒與20顆HBM堆疊，大幅提升系統整體效能。後續更規劃於2029年推出超過14倍光罩尺寸版本，並與同年登場、達40倍光罩尺寸的系統級晶圓（SoW-X）技術互補，邁向晶圓級AI系統整合。
在3D晶片堆疊方面，台積電持續深化系統整合晶片TSMC-SoIC技術，規劃於2029年導入A14對A14的3D堆疊方案。相較於現行N2世代SoIC，其晶粒對晶粒I/O密度可提升約1.8倍，顯著強化晶片間資料傳輸頻寬。業界指出，隨AI模型運作高度依賴跨晶粒資料交換，高頻寬與低延遲已成關鍵瓶頸，3D堆疊將成為突破性能限制的重要解方。
除電性連結外，台積電亦積極布局光電整合，旗下TSMC-COUPE光子引擎將於2026年達成關鍵里程碑，採用「COUPE on substrate（基板）」上的真共同封裝光學（CPO）解決方案，正式邁入量產。相較傳統電路板上可插拔光模組，新技術可將光子元件直接整合至封裝內部，使功耗效率提升2倍，並將傳輸延遲降低達90%。目前已應用於200Gbps微環調變器（MRM），被視為未來資料中心機架間高速互連的重要關鍵。
隨AI資料中心規模擴張，業界普遍認為光互連將逐步取代部分傳統電連結架構，CPO技術可望成為下一波產業升級主軸。台廠供應鏈包括光通訊元件、封測與材料業者亦可望同步受惠，帶動新一輪投資動能。
在車用與實體AI領域，台積電同步強化先進製程布局，宣布推出首款採用奈米片電晶體架構的車用製程N2A。相較前一代N3A，在相同功耗下速度可提升15%至20%，並預計於2028年完成AEC-Q100車規認證。公司亦於N2P製程設計套件中提供車用版本，讓客戶可在正式驗證完成前即提前啟動設計，加速產品開發時程。
同時，N3A製程已於2026年進入量產階段，台積電透過「Auto Early」計畫提前開放設計，使車用晶片開發週期大幅縮短。目前已有超過10項客戶產品採用N3A製程，顯示先進製程正快速導入汽車電子與自動駕駛應用。
此外，在特殊製程方面，台積電也將高壓技術導入FinFET世代，推出N16HV製程，主攻顯示驅動與近眼顯示應用。相較N28HV，N16HV在智慧型手機應用可提升41％閘極密度並降低35％功耗，在AR/VR等近眼裝置則可縮小約40％晶片面積並降低逾兩成功耗，強化穿戴裝置與AI眼鏡發展潛力。
台積電此次技術藍圖顯示，AI產業競爭正從單一晶片性能，轉向系統級整合能力的全面比拼。隨著CoWoS持續放大、SoIC深化3D堆疊，以及COUPE導入光電整合，未來AI晶片將朝向更高密度、更低功耗與更高速互連發展，也將帶動台灣半導體供應鏈進入新一波成長循環。