JEDEC 將確認 SPHBM4 標準，藉提高容量與降低成本要解決 AI 市場瓶頸
做為負責制定業界標準記憶體規格的組織 JEDEC，目前正準備最終敲定一項名為 SPHBM4（Standard Package High Bandwidth Memory）HBM4 級標準。這項技術的設計重點是透過傳統有機基板的兼容性，來提供更高的記憶體容量和更低的整合成本。如果 SPHBM4 技術能夠成功推廣，將能有效地填補高頻寬記憶體（HBM）市場中的許多潛在空白領域。
窄匯流排介面設計解決HBM的固有挑戰
傳統高頻寬記憶體（HBM）通常採用1024位元或2048位元的極寬匯流排介面，儘管這使得HBM能夠達成無與倫比的性能和能源效率，但這種極寬匯流排介面設計會佔用高階處理器內部大量的寶貴晶片面積，這就成為限制每個晶片上HBM堆疊數量的一大因素，從而間接限制了AI晶片支援的記憶體總容量。如此也不僅影響了單個AI晶片的性能表現，同時也對使用這些加速器的大型叢集的效能造成了衝擊。
如今，SPHBM4的設計正是為了應對此一問題而來，其中的關鍵在於將HBM4的記憶體匯流排介面從2048位元大幅縮減至512位元。而為了在介面變小的同時仍能維持HBM4級的總頻寬，SPHBM4採用了4:1的串行化（serialization）技術。JEDEC並未具體說明此處的「4:1串行化」是指將資料傳輸速率從HBM4的8 GT/s提升四倍，或是引入具備更高時脈的新編碼方案。但無論如何，其最終目標十分明確，就是在採用512位元介面的情況下，仍能保留聚合的HBM4頻寬。
設計與容量優勢瞄準高容量AI應用
在內部構造方面，SPHBM4封裝將使用業界標準的基礎晶片（base die），該晶片可能由晶圓代工廠使用邏輯製程製造。同時，它也會採用標準的HBM4 DRAM晶粒。使用標準HBM4 DRAM晶粒有助於至少在邏輯層面上簡化控制器開發，並確保了每個堆疊的容量能與HBM4和HBM4E保持一致，最高可達每個HBM4E堆疊64 GB。
從理論上看，這代表著SPHBM4的記憶體容量相較於HBM4能夠達成四倍的增加。然而，在實際應用中，由於晶片面積成本隨著每個新製程技術而不斷攀升，AI晶片開發商很可能會在記憶體容量與更高的計算能力及晶片的通用性之間尋求平衡。
降低整合門檻帶來有機基板的革新
SPHBM4的另一個關鍵優勢在於其整合方式，它有望大幅降低系統整合的成本和複雜性。儘管512位元記憶體匯流排仍然是一個技術複雜的介面，但JEDEC表示，SPHBM4支援在傳統有機基板上進行2.5D整合。這代表著它不需要使用昂貴的矽中介層（interposers），進而顯著降低了整合成本，同時潛在的擴大了設計靈活性。
相較於依賴矽中介層的解決方案，有機基板的布線允許SoC與記憶體堆疊之間擁有更長的電氣通道長度，這一特性有助於放寬大型封裝中的佈局限制，並使得封裝附近能夠容納比目前更多的記憶體容量。此外，由於SPHBM4採用業界標準的512位元得匯流排介面，它能夠透過標準化帶來的規模化效應降低成本，這使其相較於依賴UCIe或專有介面的C-HBM4E解決方案更具成本競爭力。
SPHBM4市場定位非GDDR殺手
一些對技術敏銳的讀者可能會提出疑問，為何不將SPHBM4應用於遊戲GPU和顯示卡。而因在於相較於GDDR7或潛在的GDDR7X，SPHBM4能以適度的成本增加換取更高的頻寬。然而，JEDEC預計SPHBM4不太可能成為GDDR記憶體的終結者。雖然，SPHBM4的設計目標是提供HBM4級別的頻寬，但其根本的工程設計優先考慮的是性能和容量，而非成本和功耗。
在成本結構上，儘管SPHBM4比HBM4或HBM4E便宜，但它仍然需要一系列高成本的製程和元件，包括堆疊的HBM DRAM晶片，這些晶片的物理尺寸較大，因此比一般商品化DRAM ICs更昂貴。還有複雜的製程要求，就是 SPHBM4需要介面基礎晶片、TSV（矽穿孔）製程、已知優良晶粒（KGD）流程以及先進的封裝內組裝步驟。
這些高階製造步驟在總成本中仍占有不小比重，在與受惠於龐大消費者和遊戲市場規模、採用簡單封裝和成熟PCB組裝的商品化GDDR7相較，難以隨著產量擴大而有效地降低成本。因此，用單個先進的SPHBM4來取代多個GDDR7晶片，不僅可能無法降低成本，反而可能會導致成本增加。
總體而言，SPHBM4的推出，標誌著在高性能記憶體領域，為解決AI加速器等對容量和頻寬有極高需求但同時對整合成本敏感的市場，提供了標準化且具備成本效益的解決方案。雖然在傳統基板上進行超寬匯流排介面的布線仍難以想像，但SPHBM4在記憶體性能、容量擴展與整合靈活性之間取得了重要的平衡點。
(首圖來源:shutterstock)