【先進封裝肉搏戰2-2】光罩尺寸不夠大？一窺台積電CoWoS、SoW-X發展藍圖
為了應對生成式、代理式AI以及實體AI對運算的無窮需求，單一晶片已經不夠用，必須以先進封裝技術將運算單元與HBM記憶體進一步整合。台積電持續拓展CoWoS、SoW-X系統級晶圓以及3D晶片堆疊技術，預計2029年推出40倍光罩尺寸的SoW-X。英特爾則專注開發下一代EMIB-T，將矽穿孔技術整合進橋接器，進一步擴展效能表現。
2028年推出14倍光罩尺寸CoWoS
台積電日前在北美技術論壇中，披露 CoWoS（註）最新發展藍圖。台積電執行副總暨共同營運長米玉傑指出，今年，全球最大的5.5倍光罩尺寸CoWoS已投入生產，且良率超過98%；這意味著CoWoS技術已向前邁出重要一大步。
他強調在未來五年，CoWoS技術將持續擴展，規劃更大尺寸的版本，以整合更多晶片和HBM高頻寬記憶體。2027年推出9.5倍光罩尺寸，可搭載12個HBM3E或HBM4版本。2028年將有14倍光罩尺寸、可搭載10個大型運算晶粒、20個HBM5的CoWoS投入量產。而超越14倍光罩尺寸，可搭載24個HBM5E記憶體的CoWoS將於2029年投產。
SoW系統級晶圓支援40倍光罩尺寸
米玉傑說，為提供客戶更多AI運算提升的選擇，台積電預計於2029年推出的40倍光罩尺寸SoW-X（System-on-Wafer）系統級晶圓技術，並可搭載64個HBM記憶體，和16個SoIC晶片。
3D晶片堆疊SoIC將進展到4.5μm間距
此外，台積電3D晶片堆疊技術（TSMC-SoIC），晶片互連密度是CoWoS的56倍，能源效率亦提升了5倍，6μm間距（pitch）版本已於2025年進入量產。
預計到2028年，採用6μm間距的N2-on-N2（即2奈米晶片堆疊於2奈米之上）的SoIC將量產。A14-on-A14（即A14晶片堆疊於A14之上）則預計2029年生產，採用4.5μm間距，晶粒間的密度是N2-on-N2 SoIC技術的1.8倍，且支援堆疊晶片之間更高的數據傳輸頻寬。
英特爾EMIB技術優勢
英特爾EMIB全名是Embedded Multi-die Interconnect Bridge，即嵌入式多晶片互連橋接技術，EMIB的良率已與FCBGA（覆晶球閘陣列封裝）相當，可提供晶片間更高的互連密度，專為頻寬、電力完整及規模擴展而生。
英特爾針對不同需求開發出兩種先進封裝橋接技術EMIB-M、EMIB-T，並強調已為AI規模的封裝需求做好準備。EMIB-M可在垂直空間中整合不同元件，讓高性能小晶片串聯，並將MIM電容器整合至橋接器中。
而下一代橋接技術EMIB-T則扮演連接AI晶片與HBM之間的高速專用通道，將矽穿孔（TSV）技術整合進橋接器，實現垂直的電力與訊號輸送，以擴產效能表現。
透過EMIB-M與EMIB-T的組合，英特爾克服了AI晶片在封裝層面的數據傳輸與供電挑戰，能支持更大型、效能更強悍的AI系統開發。
EMIB-T光罩尺寸可達12倍
在光罩尺寸部分，EMIB-T光罩尺寸今年預計可達到8倍，2028年達到12倍。至於封裝尺寸則於今年達到120x120，2028年達到120x180。HBM高頻寬記憶體支援數量則從12個變成24個，橋接器數量則從20個到38個。
英特爾也透過EMIB-T解決大尺寸封裝下容易產生的翹曲與良率問題，讓封裝技術達到前所未有的物理規模。對於需要整合高效能運算（HPC）晶片與大量記憶體的客戶來說，能達到降低開發風險的目的。
台經院產經資料庫總監劉佩真認為，相較於台積電所使用的大面積矽中介層，英特爾EMIB技術只需要在連接處，嵌入比較細小的矽橋，就能有效提升它的靈活性，並大幅降低生產成本，這是EMIB的核心優勢。
TrendForce研究經理喬安則指出，EMIB與CoWoS兩者在技術上最大的差異就是EMIB不需要中介層（Interposer）。目前EMIB-M是英特爾內部自己使用，至於下一代EMIB-T仍無任何產品問世。
劉佩真直言，雖然英特爾EMIB技術對台積電CoWoS主導地位構成一定壓力，但台積電未來將推出14倍光罩尺寸，具備能整合更多HBM高頻寬記憶體的堆疊能力。
她強調，台積電藉由跟A16製程高度整合的系統和先進封裝生態系，依然能夠掌握全球主要客戶的黏著度。雖然短期內英特爾拿下部分訂單，但對台積電來說尚不足以撼動其結構性領先的地位。
註：台積電CoWoS全名是Chip-on-Wafer-on-Substrate，就是把晶片堆疊起來，並封裝在基板上。