聯電藉 3D 垂直堆疊與封裝解決方案，解決邊緣 AI 面臨雙重挑戰
隨著邊緣 AI 應用蓬勃發展，從智慧手機、物聯網裝置到自動駕駛，市場對高效能、低功耗、小體積晶片的需求日益嚴苛。全球晶圓代工大廠聯電在Semicon Taiwan的演講活動上剖析了邊緣 AI所面臨的雙重頻寬挑戰，並揭示其正積極轉型，以先進的3D垂直堆疊與封裝解決方案，突破傳統2D平面設計的物理極限，引領半導體產業邁向新紀元。
聯電先進封裝事業部技術開發總監王裕平指出，Edge AI裝置正陷入一個有趣的兩難困境。一方面，當裝置需要呼叫雲端伺服器的強大算力進行協同運算（Call for help）時，需要極高的對外無線通訊頻寬。另一方面，裝置內部的AI代理人（Agent）在進行複雜的即時運算與決策時，處理器與記憶體之間也需要極高的對內數據傳輸頻寬。
因應這種內外夾擊的頻寬需求，這對傳統的2D平面晶片設計構成了巨大挑戰。若要提升對外通訊能力，就必須增加射頻前端模組（RF Front-end Module），但這會導致晶片面積急遽擴大。同樣地，為了增強內部運算效能，AI代理人需要搭配大量的DRAM作為快取（Cache）、Flash儲存權重（Weights），這些元件在傳統PCB電路板上各自佔據空間，不僅使得整體功耗與體積難以縮減，更限制了效能的進一步提升。傳統設計思維已然觸及物理與成本的雙重天花板。
王裕平表示，為解決此困境，聯電提出了根本性的解決方案，那就是從2D走向3D。他比喻道，在宇宙中兩點之間最短的距離，或許不是一條直線，而是將空間摺疊起來。這個概念完美詮釋了3D垂直堆疊技術的核心優勢。而透過將不同的功能晶片（如處理器、記憶體、射頻模組）垂直堆疊並互連，能夠實現極致的尺寸縮減，這相較於將所有元件在同一平面上展開，垂直堆疊能大幅縮小晶片的整體體積，滿足邊緣裝置對輕薄短小的嚴苛要求。
另外，還有更短的傳輸路徑，使得訊號在垂直方向上的傳輸距離遠短於在平面上的繞線距離，這直接帶來了更低的延遲與更高的傳輸速度。還有，優異的能源效率，這依賴傳輸路徑縮短，訊號損耗與驅動所需功耗顯著降低，從而大幅提升了整體的能源效率，延長了邊緣裝置的電池續航力。
對此，王裕平解釋了聯電的模組化建構邊緣 AI晶片，其中將複雜的系統解構成四個關鍵的「積木」（Building Blocks），電源管理晶片（PMIC）、射頻前端模組、處理器及記憶體，並透過3D堆疊技術將它們高效整合。而實現上述願景的背後，是聯電深厚的特殊製程技術積累。尤其，聯電正將其獨特的特殊技術，轉化為可規模化的先進封裝解決方案。
王裕平強調，在「矽中介層（Silicon Interposer）」技術上，聯電不僅能提供純矽中介層，更進一步整合了深溝槽電容，為高頻寬運算提供了絕佳的訊號與電源完整性（Signal and Power Integrity）。其次，針對異質整合的需求，聯電的「矽穿孔後製（TSV-last）」技術、晶圓薄化（Wafer Thinning）與混合鍵合（Hybrid Bonding）技術，使其能夠接收來自客戶或第三方（如DRAM製造商）的晶圓，在聯電的廠房內進行精密的垂直整合。目前，聯電已成功將外部的DRAM記憶體晶圓與自家的邏輯晶圓結合，打造出極具成本效益的AI推論引擎（Inference Engine），充分驗證了其技術能力。
王裕平強調最後指出，Edge AI的系統級整合極其複雜，需要整個生態系的通力合作。聯電深知，僅憑一己之力無法完成這場技術變革。因此，聯電正積極與EDA模擬軟體供應商、設備製造商以及後段封裝測試（OSAT）夥伴展開深度合作，共同打造一個完整、高效的解決方案平台。
(首圖來源：官網)